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使用邏輯分析儀時需要的注意事項

日期:2022-05-21 21:12
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摘要:
  邏輯分析儀提供商已經能讓這些設備的速度和功能與工業需求同步,但在很多情況下,從邏輯分析儀到目標系統的物理連接(如探頭)可能成為性能瓶頸。
  若邏輯分析儀所收到的信號被衰減,那么邏輯分析儀強大的觸發和分析工具也變得沒有任何意義。本文討論的問題也是工程師成功連接邏輯分析儀探頭所必須了解的基本問題。
  幾十年來,工程師一直依賴邏輯分析儀,把它們作為主要的系統驗證工具。隨著科學技術的發展,工程師所設計的數字系統的運行速度不斷加快、指令更加復雜,從而也要求更為復雜的分析工具。
探頭的外形因子

  在使用邏輯分析儀時,設計工程師應首先考慮到探頭的外形因子的類型。探頭的連接可分為兩類:一類是“已設計好(designed-in)”的連接,另一類是“事后設計的(after-the-fact)”的連接。
designed-in型邏輯分析儀探頭的測試點已被集成到*初設計中,基于連接器的探頭或無連接器探頭就是采用這種方式。在這種情況下,設計工程師在PCB上設計合適的焊盤,并將待信號連到這些焊盤上,這樣邏輯分析儀探頭就與待測點有較好互連。
在基于連接器的探頭中包含了相互契入的連接器,而無連接器探頭則具有連接PCB上焊盤的壓縮互連(compression interconnect)。
after-the-fact型探頭應用于可測試性能沒有集成到設計中的系統,該系統通過一個包括一系列連接組件(焊接頭、接線夾等)的單個探頭尖(probe tip)來與待測系統連接。*常見的after-the-fact探頭一般利用如圖1b所示的“flying-lead(飛線)”探頭。

探頭的電氣負載

  任何探頭的目標都是給僅給系統帶來*小的電氣負載。如果探頭對系統性能帶來太多影響,探頭就無法幫助設計工程師驗證系統,因為系統故展可能完全是由于探頭而引起的。
  負載具有產生兩個主要影響:首先,它降低目標PCB上的信號質量,導致系統發生失效。其次,它會降低進入邏輯分析儀中被測波形的信號質量──這會在評估時產生消極錯誤。為了避免這些問題,設計工程師必須了解探頭的結構。
  探頭的阻抗通常很高。探頭針(probe tip)電路由一個20kΩ的電阻構成。低頻下,探頭阻抗等于該電阻的阻值。隨著頻率的提高,探頭內的寄生電容開始降低其阻抗。阻抗根據標準RC響應而變化,這也是目標系統所關注的,因為當探頭阻抗接近系統阻抗時,由探頭形成的分壓器的作用就不能被忽視了。低阻抗將吸收大部分信號并導致系統發生故障。
  探頭的電容大小主要由互相連接的結構決定。例如,若目標信號和探頭頭的電阻之間有一個非常大的連接器,則這個連接器會給探頭負載增加一個大容量的電容。相反,采用小連接器則將減小探頭電容。
  針對更輕電氣負載應用的*新探頭是“無連接器”探頭。在無連接器探頭中,測試焊盤被置于目標系統上。邏輯分析器探頭具有連接目標系統的壓縮互連特性。通過從電氣通道中去除物理連接器,其通道上的電容非常低(見表)。圖2顯示了多種探頭外形因子的等效集總電容,以及這些探頭對上升時間為150ps的系統的影響。
探頭上的信號質量

  正如前面提到的,探頭尖上的信號質量非常重要,因為它可能導致邏輯分析儀出現錯誤結果。這也是讓驗證團隊屢屢碰壁的一個原因,因為他們發現他們花了很多時間去調試的問題事實上不存在。為避免出現這種情況,必須考慮到探頭尖上的信號質量。
  除了減少探頭的容性負載外,另外一個重要因素就是探頭的位置。在對有多種終端匹配的電路進行探測時,這一點顯得更為重要。對于某些終端匹配,接收器所觀察到的信號質量已足夠好,但該走線上其它任何點上的信號就可能差到不可接受了。
  為解釋這一點,我們假定有一個帶串聯終端匹配的傳輸線。串聯終端匹配的原理是感應波形在一瞬間在終端電阻和傳輸線特征阻抗之間進行分配。幅值為一半的波形沿線傳輸到接收器。當它到達接收器時,它已經過100%的正反射,使該信號幅值增加1倍,這樣就回復到原波形的幅值。反射波以相反的方向傳輸,直到它被源端的終端電阻吸收,結束瞬時響應。
  盡管這樣的終端匹配使接收器上的波形非常好,但波形在走線上的每一點都呈階梯形。階梯波形并不適于邏輯分析儀,因為在此期間,該波形的幅值只有一半。邏輯分析儀不能分辨出它是邏輯“1”還是邏輯“0”。圖3顯示了這種情況下的波形。請注意,接收器端的這種波形有較高的信號質量,而探頭尖上被測到的波形質量則很是不可接受的。隨著信號速度上升,探頭尖上的信號質量對成功測量越來越重要。
 
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